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DLX-Pipeline
Aus Kefk.
Die DLX-Pipeline ist eine 5-stufige Pipeline für RISC-Prozessoren (beispielsweise MIPS), welche dem DLX-Mikroprozessor entstammt. Die Stufen heißen
- Instruction Fetch (IF): Laden des Befehls in den Befehlspuffer, Erhöhung des Befehlszählers.
- Instruction Decode (ID): Erzeugung der prozessorinternen Steuersignale, Bereitstellung der Operanden aus den Registern.
- Execute (EX): ALU führt Operation aus, Berechnung der effektiven Adresse bei Lade-/Speicherbefehlen.
- Memory Access (MEM oder MA): Durchführung des Speicherzugriffs bei Lade-/Speicherbefehlen. Andere Befehle durchlaufen diese Phase passiv.
- Write Back (WB): Schreiben des Operationsergebnisses in ein Register. Befehle ohne Ergebnis durchlaufen diese Phase passiv.
Das Design der DLX-Pipeline verhindert das Auftreten von Schreibe-nach-Lese- (write after read) und Schreibe-nach-Schreibe-Konflikten (write after write). Lese-nach-Schreibe-Konflikte (read after write) werden jedoch nicht verhindert.
Der (Win)DLX-Simulator stellt die unterschiedlichen Pipelinestufen grafisch dar und kann Assembler-Befehle interpretieren. Er wird an einigen Hochschulen in Vorlesungen zur "Hardware nahen Programmierung" benutzt.
Literatur
- John Hennessy, David Patterson: Computer Architecture. A Quantitative Approach., 3. Ausgabe, Morgan Kaufmann Publishers, ISBN 1-55860-724-2 (engl.)
